EDA: n, IP: n ja SoC: n yritysten lisäksi tämän vuoden DAC: stä erotettiin niiden teollisuuslaitosten määrä, jotka edistäisivät tietynlaista teknologiaa ja asettavat standardeja, joita alan tulisi noudattaa.

Accellera , elin, joka edisti järjestelmätason suunnittelua, mallinnusta ja todentamista koskevia standardeja, liittyi useisiin alan johtavista yrityksistä, joissa ilmoitettiin EDA- ja IP-standardien ympärille.

Accelleran tehtävänä on tarjota foorumikieli elektroniikkatuotteiden suunnittelun ja todentamisen ja tuottavuuden parantamiseksi, sanoo Qualcommin ja Accelleran puheenjohtaja Lu Dai, Portable Test and Stimulus Standard (PSS) 1.0: n hyväksymä organisaatio.

Määritelmä - joka on saatavana ilmaiseksi ladattavaksi - antaa käyttäjälle mahdollisuuden määrittää todentamisen aikomukset ja käyttäytymiset kerran ja käyttää niitä useissa toteutuksissa ja käyttöympäristöissä.

Uusi standardi on heti saatavilla ladata ilmaiseksi.

Yksittäinen esitys ärsykkeistä ja testiskenaarioista SoC-testi- ja kattavuusmittareille laitteiston ja ohjelmistovarmennuksen kannalta voidaan käyttää monilla eri integraation tasoilla ja erilaisissa kokoonpanoissa simuloinnin, emuloinnin, FPGA-prototyyppien ja jälkipiikon toteutusten tuottamiseksi.

Dai uskoo, että standardilla on "syvällinen vaikutus" teollisuuteen, koska se siirtää painopistettä järjestelmätason tarkistamisesta ja lisää suunnittelijoiden tuottavuutta käyttämällä yhtä testispesifikaatiota, joka on kannettava useilla alustoilla suunnittelun ja todentamisen kannalta.

Standardi määrittää verkkotunnuksen spesifisen kielen ja siihen liittyvät semanttisesti ekvivalentit C ++ -luokan ilmoitukset ja luo yhden esityksen ärsykkeistä ja testiskenaarioista, jotka perustuvat objektiohenteisiin ohjelmointikieliin, laitteistokokeiden kieleihin ja käyttäytymismallin kieliin. Tuloksia voi käyttää koko suunnitteluryhmä, tarkastus-, testaus- ja suunnittelutoimialoilta sekä erilaisissa kokoonpanoissa ja valita eri toimittajien parhaimmat työkalut tarkistusvaatimuksiin. Standardi käyttää natiivia konstrukteja datavirtaan, rinnakkaisuuteen ja synkronointiin, resurssivaatimuksiin sekä tilaan ja siirtymään.

DAC: Kadenssi ilmoitti sen Perspec System Verifier Suunnittelutyökalu tukee Portable Test and Stimulus -standardia. Osa todentajan sarja työkaluja, se automatisoi auto-, mobiili- ja palvelimen SoC-kattavuusratkaisuja, ja sen väitetään myös parantavan järjestelmän tason testiarvon tuottavuutta kertoimella 10.

Perspec System Verifier tarjoaa abstraktin mallipohjaisen lähestymistavan SoC-käyttötapojen määrittelemiseksi PSS-mallista ja käyttää UML-toimintokuvioita visualisoimaan luotuja testejä.

Perspec System Verifier -testit on optimoitu jokaisen Verification Suite -työkalun työkaluihin, mukaan lukien Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulation Platform ja Protium S1 FPGA-pohjainen prototyyppitysalusta. Työkalu integroituu myös yrityksen vManager Metric-Driven Signoff -alustaan, joka tukee uutta käyttötapausten kattavuutta PSS: ssä. Se tuottaa testejä, jotka voivat käyttää Verification IP (VIP) -ohjelmaa, jotta varmistussisältöä voidaan käyttää uudelleen PSS-menetelmän avulla nopeuttamaan SoC-todentamista.

Toinen PSS: n tukema yritys on opastaja. Tämän tulevan julkaisun Questa inFact -työkalu tukee standardia. (Yritys lahjoitti tämän InFact-teknologian organisaatiolle vuonna 2014 ja se on standardin perusta, väittää yrityksestä.)

Se uskoo, että PSS lisää hyväksymistä kannettava ärsyke laajempaan, valtavirran käyttöön ja auttaa IC-insinöörejä toimimaan tehokkaasti uusien ja kehittyvien markkinoiden tuotteiden suunnittelussa, kuten tekoäly (AI), 5G langatonta viestintää ja itsenäistä ajamista.

Tämä inFact käyttää koneen oppimiseen ja tiedonlouhintatekniikoihin tuottavuuden lisäämistä jopa 40-kertaiseksi, Mentor sanoo ja IC-kehityksen useiden vaiheiden aikana. Suunnittelijat voivat suorittaa suorituskyvyn ja tehoanalyysin IC-tasolla, todentamisinsinöörit voivat saavuttaa korkeamman peittoalueen lyhyessä ajassa, kun taas validointiinsinöörit voivat täysin integroida laitteistoja ja ohjelmistoja ja testausinsinöörit voivat analysoida ja optimoida regressio-testiympäristöjään, kertoo Mark Olen, tuotemarkkinoinnin ryhmäpäällikkö, Mentor IC Verification Solutions -divisioona.

Yhtiö on parantanut työkalua PSS: n noudattamiseksi sen kehittyessä ja on lisännyt luokiteltujen luokituskoneiden oppimista graafiseen tämän inFact-tekniikkansa avulla, jotta skenaarioiden kohdistaminen ei vielä ole varmistettu. Tämä nopeuttaa kattavuuden kattavuutta IP-lohkotasolla ja lisää paljaiden metallitestausten käyttökelpoisuutta IC-tasolla. Työkalu oppii jokaisesta seuraavasta skenaariosta simuloinnin tai emuloinnin aikana.

Datanlouutustekniikan soveltaminen laajentaa kannettavien ärsykkeiden soveltamista todentamisen lisäksi. Sen ansiosta työkalu pystyy keräämään ja korreloimaan transaktiotason toiminnan IC-mallin suoritusparametrien, kuten kudoksen reititystehokkuuden ja kaistanleveyden, järjestelmän tason latenssien, välimuistin koherenssin, välimatkaustehokkuuden, tilauksen ulkopuolisen suorituksen ja opcode-suorituskyvyn karakterisoimiseksi. Se voi myös analysoida ja optimoida regressio-testiympäristöjä, jotta simulointi- ja emulointijaksoja ei tarvita.

Työkalua voidaan käyttää generoimaan UVM SystemVerilog -testiskenaarioita funktionaaliseen peittoon IP-lohkotasolla tämän Simulaattorin kanssa ja sitten käyttämään uudelleen testiskenaarioita generoimaan C / C ++ -testit liikenteen generoimiseksi IC-tason vahvistuksessa yrityksen Veloce-emulaattorilla . Sitä voidaan käyttää myös luomaan kokoonpanokoodia järjestelmän tasolle ohjeiden asettamista varten ja C / C ++ -skenaarioita arkkitehtonisen etsinnän toteuttamiseksi Vista-virtuaalisen prototyyppijärjestelmän avulla. Käytettäessä Mentorin Catapult High-Level Synthesis -työkaluilla se voi tuottaa C / C ++ -skenaarioita aiemmin ja RTL-testejä käyttäytymissynteesin jälkeen.